垂直納米環(huán)柵晶體管因其在減小標準單元面積、提升性能和改善寄生效應等方面具有優(yōu)勢，可滿足功耗、性能、面積和成本等設(shè)計要求，已成為2nm及以下技術(shù)節(jié)點芯片得重點研發(fā)方向。
華夏科學院微電子研究所集成電路先導工藝研發(fā)中心研究員朱慧瓏團隊研發(fā)出p型具有自對準柵極得疊層垂直納米環(huán)柵晶體管（IEEE Electron Device Letters，DOI: 10.1109/LED.2019.2954537，2019），并剖析n型器件。與p型器件制備工藝不同，n型器件在外延原位摻雜時，溝道和源漏界面處存在嚴重得雜質(zhì)分凝與自摻雜問題。為此，團隊開發(fā)出適用于垂直器件得替代柵工藝，利用假柵做掩模通過離子注入實現(xiàn)源漏得摻雜，既解決了上述外延原位摻雜難題，又突破了原位摻雜得固溶度極限，更利于對晶體管內(nèi)部結(jié)構(gòu)得優(yōu)化和不同類型晶體管之間得集成。
為獲得可精確控制溝道和柵極尺寸得垂直環(huán)柵器件，選擇性和各向同性得原子層刻蝕方法是關(guān)鍵工藝。科研團隊對該方法開展了深入分析和研究，提出了相應得氧化—刻蝕模型，應用于實驗設(shè)計，改進和優(yōu)化了橫向刻蝕工藝；用該刻蝕工藝與假柵工藝結(jié)合，制備出具有自對準柵得n型疊層垂直納米環(huán)柵晶體管，器件柵長為48納米，具有優(yōu)異得短溝道控制能力和較高得電流開關(guān)比（Ion/Ioff），納米線器件得亞閾值擺幅（SS）、漏致勢壘降低（DIBL）和開關(guān)比為67 mV/dec、14 mV和3×105；納米片器件得SS、DIBL和開關(guān)比為68 mV/dec、38 mV和1.3×106。
相關(guān)研究成果發(fā)表在Nano Letters（DOI：10.1021/acs.nanolett.1c01033）、ACS Applied Materials & Interfaces（DOI：10.1021/acsami.0c14018）上。研究得到中科院戰(zhàn)略先導科技專項（先導預研項目“3-1納米集成電路新器件與先導工藝”）、中科院青年創(chuàng)新促進會、China自然科學基金等得資助。
（a）替代柵結(jié)構(gòu)TEM截面，（b）垂直環(huán)柵納米器件TEM截面得EDX元素分布圖，（c）氧化-刻蝕模型，（d）n型垂直環(huán)柵納米線器件得Id-Vg特性及TEM俯視插圖，（e）n型垂直環(huán)柵納米片器件得Id-Vg特性與TEM俯視插圖。
華夏科學院微電子研究所
